Bei uns hast Du die Möglichkeit, Studium und Praxis optimal miteinander zu verbinden und aktiv an spannenden Projekten mitzuarbeiten. So sammelst Du wertvolle Erfahrungen, baust Dein Netzwerk auf und entwickelst Dich sowohl fachlich als auch persönlich weiter.
Entwurf und Implementierung von Codegeneratoren zur automatischen Generierung von VHDL-Modulen in Python
Integration der generierten Module in ein bestehendes VHDL-Design
Äquivalenztest mittels Simulationsumgebung QuestaSim
Verifikation unter Verwendung der Simulationsumgebung QuestaSim
Synthese des VHDL-Codes für eine repräsentative FPGA-Plattform
Dokumentation der Arbeitsergebnisse
Studium im Bereich Ingenieurwissenschaften, idealerweise Informatik oder einer vergleichbaren Fachrichtung
Programmierkenntnisse in Python, VHDL
Methodische und strukturierte Arbeitsweise sowie analytisches Denken
Gute Organisations- und Kommunikationsfähigkeit
Gute Deutsch- und Englischkenntnisse
APGW1_DE